Как проектируют микросхемы, краткий рассказ с картинками и ссылками

Асики делаются точно так же. Файлы для асиков являются одним из промежуточных этапов в получении прошивки для фпга.

Цитато из описания синтезатора Synplify Premier:
Synplify Premier software delivers RTL compatibility between FPGA and ASIC flows, allowing designers to synthesize their ASIC RTL source files into an FPGA for FPGA-based prototyping.

Что примерно переводится на русский:
Софт Synplify Premier обеспечивает совместимость методов проектирования FPGA и ASIC, что позволяет проектировщикам из файлов для ASIC синтезировать файлы прошивки для FPGA, чтобы свой асик отладить в фпга.

Нет.
Верилог абстрагирован от технологии производства микросхем.
Исходный код на верилоге для совершенно разных технологий - FPGA и для ASIC - одинаков.

Добавлено в 01:11

Да! Все так.
10 лет назад вышел в продажу очень долгоиграющий хит от Xilinx - знаменитый Spartan-3.

Это сообщение отредактировал LordOfSteel - 2.08.2014 - 01:14

Мы в свое время уже вертексы-про ставили, ибо требовался высокоскоростной DSP. А для интерфейсных решений и второго спартана хватало, а зачастую и обычной дубовой 9000 серии

Это сообщение отредактировал majorcom - 2.08.2014 - 01:16

Ниче не понял - но помню что сказали у Пифии товарищу Нео. Нет никакой ложки !

а её и нет

30 лет назад мы юзали пизженную софтину под названием P-CAD.
Нормально юзали, пульты делали к телевизорам и первым советским видакам.

Вру, не 30, а 28 лет назад.

Это сообщение отредактировал aborigen65 - 2.08.2014 - 01:25

Сольют, обязательно сольют - такой уж тут сайт и правила.
Я создал тему и поместил 3 ролика, своих собственных, которые нигде не публиковал, разместил в Ютюбе. Так посмотрел один урод, что они в хранилище положены (а ютюб - это именно хранилище, а не публикация) больше года назад и обозвал баяном.
Ну не дурак? Дурак, но он ещё настучал модеру и тот наказал кого надо, то есть меня.

Вот что с дураками делать? Решение. Перезалить насвежак и опубликовать здесь. Да хоть чужое. Зато - НЕБОЯН.
Маразм идиотов, чо. Подстраиваемся.

Добавлено в 01:22

в фпга медленно, в асике - уже как бы в железе - быстро.

Как Инженегр спрашивал определние
Для фпга - это пограммирование схемы.
для заказной микросхемы (асик) - это проектирование (логики).

От второго спартана до третьего очень огромный технологический разрыв.
Третий спартан был как микроконтроллеры АВРки - такой же долгоприменяющийся для всего чего попало. Щас его нишу шестой занял. Глюкало - eго BUFIO2 и BUFIO2_2CLK уже в еррате, многое нихрена нормально не документировано, например IODELAY2, ISERDES, OSERDES...
Виртексы в Су-35 летают.

Добавлено в 01:27

Еще раз.

Design flow for ASIC почти ничем не отличается от design flow for FPGA.
Те же яйца, только в профиль.

Это сообщение отредактировал LordOfSteel - 2.08.2014 - 01:23

как и исходная логика работы схемы - схема - это графика, а запись на верилоге - это текст.
Текст быстрее проверить логически.
В пикаде такая штука тоже была, кстати, только верилогом не называлась. У нас некоторые инжи предпочитали писать на встроенном пикад-"языке описания схемы".

Он также не привязан к технологии производства Печатных плат.
Но это всего лишь промежуточное действие между схемой и технологией.

По-хорошему, текст на верилоге проверяется дважды, причём оба раза - при помощи моделирования.

Первый раз проверяется исходный текст. В это время выявляются грубые ошибки разработки.

Дальше - проверяется вариант уже после укладки в физические сущности (для FPGA это - КЛБ и изветсные задержки на трассировочных ресурсах). Здесь выявляются "гонки", вносимые именно технологическими вещами (тем, что функции рассыпаются на маловходовые, тем, что сигнал доходит не ко всем одновременно, что разные биты шины распространяются с разной скоростью и т.п.). На этом этапе лечение - установка ограничений на сигналы.

В общем, моделирование, моделирование и ещё раз моделирование. Почему-то в книжках моделирование выносят или в конец или в приложение. Я когда ребят учил - наоборот, начинал с этого. Как программист поймёт работу программы без отладчика? А система моделирования - это тот же отладчик...

Это сообщение отредактировал BOOrunduk - 2.08.2014 - 01:37

Это писец.

Я закончил с военкой в 2004.
участвовал в аппаратуре РЭБ для МИГ-31 и ИЛ-76 разведки (А-50).

Никаких импортных микросхем - это всё было под полным запретом.
только полностью российско-советские разарботки, даже иностранных аналогов.

А щас.... Поэтому и валится всё, недолетев в космос. Ну, это кроме шпионской деятельности по подбрасыванию гаечек в топливопроводы, конечно.

да где они только не "летают" ))) а тройку лень было юзать, когда для хитрожопых нужд был многоядерный вёртекс, а для фигни всякой типа PCI или самопальных контроллеров двойки или альтеры за глаза хватало

кхм, я начинал на верилоге 22 года назад под дос Программа , как тогда говорили , была куплена за золото (валюту).

В пикаде такая штука - это расписывание схемы по узлам, и соединениям - это нетлист.
Верилог это не расписывание схемы на языке. Уерилог это вообще не схема.
В моем софте есть редактор для рисования схем на уровне отдельных логических элементов. Но таким образом ничего серьезного не напроектировать, это как софт писать на ассемблере.

Верилог на первой картинке, нетлист на пятой картинке. Со второй по четвертую картинку - получение нетлиста из верилога.

Это сообщение отредактировал LordOfSteel - 2.08.2014 - 01:40

это да! помню приходилось фигни всякой в цепь сигнала напихивать, чтобы задержки вылизать

Добавлено в 01:43

тоже закончил в 2004 и к этому моменту буржуйские чипы уже вовсю на объектах стояли и отлично работали! а на гадости всякие ВСЁ железо с импортными комплектующими проверку проходило и проходит.
что-то не припомню я, чем из отечественных аналогов в 2004 году можно было FPGA заменить

Нуууу, мне известны случаи, когда импортные транзисторы перемаркировывались под наши именно ради ромбика... Так что давно это было начато...

А так - что же нам теперь, отставать от них по причине того, что один деятель развалил страну, а другой - пропил весь срок своего правления? Приходится... Грустно другое - заменители импортного часто получаются или или ещё с какой придурью. И обязательно страшно дорогие. Я мало видел того, что было бы аналогом нынешнего импортного, с ромбиком, и чтобы оно ещё и было бы не хуже оригинала. А хотелось бы.

И да. Понятно, что Military исполнение нам не продадут...

вы знаете как происходит наведение ПЗРК Игла-С?
Разработка ракеты - 1970 какой-то год.
точечный фотоприёмник без процессора и без сканирования и развёртки подаёт сигнал с помощью простейшего аналогово узла вычислителя (аналоговая ЭВМ) на рулёжные машинки.
Этой ракетой сбито большинство самолётов в текущем конфликте.
А да, забыл сказать - в полёте ракета вращается 20 раз в сек. )))
Не помню, кажется там нет - ни одной микросхемы.

О боже!!! Ужас!
А разве синтезатор эту фигню не выкидывал при оптимизации? Отключали оптимиацию цепи?

А теперь открываем мемуары Бориса Чертока "Ракеты и люди" и убеждаемся, что оно всё было не от хорошей жизни. Просто промышленность не могла в то время поставить микросхем нужной надёжности. Он этому много внимания уделяет...

приходилось отключать ))) а что делать, если на требуемых CLK фронты по времени расползаются? чуть ли не осцилом уже на плате косяки вылавливали! самый простой способ буферов напихать из простейшей логики

Это сообщение отредактировал majorcom - 2.08.2014 - 01:51

Я по молодости баловался таким. Достаточно поставить фальшивую логику, зависящую от неиспользуемого источника. Лишь бы не константный он был. В идеале - нога (но на ногу ещё и уровень правильный подать надо было уже на плате).

Но это было 13 лет назад, я был неопытный. Правильнее на сигналы ограничения накладывать. Жаль только, что это у каждой среды разработки по-своему делается...

Это сообщение отредактировал BOOrunduk - 2.08.2014 - 01:51

чот не понял, раве в верилоге нельзя задать задержку цепи? или синхронизацию цепей?

компилятор должен сам всё выравнивать напихав под нужную технологию цепей задержки (повторители или ещё чего там, колбасы короче).

это когда время есть, можно и повыпендриваться ))) а когда послезавтра ПСИ, комиссия уже конину глушит у шефа в кабинете, а железо глючит, тут уже не до накладывания ограничений

Это сообщение отредактировал majorcom - 2.08.2014 - 01:56

В таких случаях, клок пропускается на линию синхронизации. В каждом чипе таких есть хотя бы 4 штуки (глобальных) и кучка меньшей глобальности. И будет всем щасте. У этих линий единое время распространения сигнала гарантируется...

Ну, и синхронный дизайн, мать его за ногу. Долго от классического отвыкать приходилось.

Это сообщение отредактировал BOOrunduk - 2.08.2014 - 02:04

Повыпендриваться - это другой случай. Мы в одном проекте те самые 13 лет назад, не сами делали, а проверяли у шведов. Тестировали. И я среди прочего решил проверить время устаканивания данных перед клоком, которое было в документе на управляемый чип прописано, а разработчик - пожал плечами и сказал что-то типа: "А на хрена? Это же в ограничениях для компилятора прописано, это нам всё автоматически гарантируется".

Вот там он выпендрился, так выпендрился

Это сообщение отредактировал BOOrunduk - 2.08.2014 - 02:01