Как проектируют микросхемы, краткий рассказ с картинками и ссылками

Есть крутой хак:
Все кристаллы для фпга делаются на максимальное количество ног. Например спартан-6 делается на 1000 с лишним ног. Но этот кристалл может быть закорпусирован в корпус с 484 ногами. Неиспользованные выводы кристалла с их буферами ввода-ввывода можно использовать как элементы задержки. Причем как регулируемые элементы задержки, регулированием задания выходного тока неиспользуемого вывода.
Но это суперхак, так как обычными средствами эти не используемые выводы недоступны и не видны софту.

эх, накапали вы мне бальзама на душу! вспомнил юность беззаботную ))))
теперь можно и баиньки отваливать

Текст на верилоге проверяется однажды. Потом текст на верилоге уходит в синтезатор. А потом в имплементатор. В синтезаторе верилог оптимизируется и переделывается разными методами - retiming, pipelining, resource sharing... Синтезатор сжирает верилог, переваривает, разбирает на атомы, и высирает нетлист. И все, нет больше исходного верилога.

Моделирование может быть как самого верилога - behavioral , поведенческое.
Так и моделирование продуктов переваривания верилога на разной стадии переваривания - post mapping моделирование, post placement and routing моделирование.

Это сообщение отредактировал LordOfSteel - 2.08.2014 - 02:27

Давайте не будем спорить о терминах. Если при второй проверке выявятся ошибки - Вы всё равно будете или править текст на Верилоге (а значит - он и проверяется) или хотя бы думать, какие ещё наложить технологические ограничения, чтобы всё заработало, сверяясь с текстом на Верилоге. Так что же тогда проверяется после синтеза? Или Вы будете уже там править? Вот.

А философию оставим гуманитариям

И при проблемах на любом из этих моделирований, Вы всё равно будете править исходники (или ucf для Xilinx, но я работаю больше с Альтерами - такие мне попадаются Заказчики)

А упомянул я эти моделирования, чтобы читатели поняли, что на разных стадиях выявляются разные проблемы.

Но не буду мешать Вам, это Ваша тема , чего-то я разбуянился тут. Пойду спать

Это сообщение отредактировал BOOrunduk - 2.08.2014 - 02:15

Вот, тоже решил попробовать свои силы , достались чипы XCS20XL серии, халявные. Паять я умею, распаять чип на макетку - ваще никаких проблем. Соединить с stm32f4 - тоже не проблема , софт для ст - в любых направлениях. Всё просто и понятно, когда библиотеки для чипа написаны своими руками.
Написать прошивку для фпга ,вот тут я сдулся. Я-то думал там всё просто будет. А там вон но как.

А странность в том - что идея заняться этой фигнёй появилась ВЧЕРА.
За мной следят?

У Xilinx схемный редактор - дрянь, но всё же есть (у Альтеры он в разы лучше, а у Xilinx испортился, когда они от Foundation на ISE переехали). Если что - никто не мешает сделать "прошивку" в виде схемы. У меня есть знакомый - он так языки и не освоил. Лепит всё в схемном виде. PCI плату даже разработал таким макаром, сделав своё ядро.

Так что каждый может выбрать своё - графические схемы, функциональное описание схем на языке, либо поведенческое описание на языке. Синтезатор всё съест... И всем выдаст результат...

Это сообщение отредактировал BOOrunduk - 2.08.2014 - 02:18

Ой какой малнький ваш фпга!!! Экстремально маленький! Туда же ничего не засунуть!
И софт нужен архаичный - Xilinx Foundation.
Если вы в москве, я вам спартан-3 могу подарить, с его загрузочной епромкой.

Никто под ксилинкс и не рисовал на его говеном схематике. Если так горело чего нибудь нарисовать, то рисовали в Aldec Active HDL.

У некоторых фпга-шников вот просто в жопе горело обязательно нарисовать топ-модуль в схематике.

Добавлено в 02:26
Кстати, у Xilinx Foundation хороший схематик.

кхм

Добавлено в 02:36

кхм

Ну так халява-же.
К тому-же собирать сложные вещи мне пока явно рано , для начала необходимо написать простейший ногодрыг , хотя-бы понять как это работает. Да даже если умудрюсь сжечь пины - не так жалко будет.
И уж потом покупать новые дешевые чипы , оптимальные для поставленной задачи.

Лето, жара, а Вы кашляете...

На самом деле, компилятор не линии задержки лепит, а просто при раскладывании по КЛБ и при трассировке всё это учитывает. Не уложились - переразводит. Нам целую систему рассказывали, как правильно настраивать критерии остановки, когда пора кончать переразводить.

Если надо реальную задержку сделать - увы. В свойствах языка имеется, но для моделирования, а не синтеза. Не всё, что есть в общем языке, имеется в синтезируемом подмножестве языка. Или я отстал опять от жизни?

Конкретно там разработка, из-за которой Вы раскашлялись, велась на VHDL и все ограничения прописывались в UCF файле. То есть, не являлись свойством языка, а относились к свойствам конкретного компилятора...

Это сообщение отредактировал BOOrunduk - 2.08.2014 - 02:46

да уж, супер хак.

1971 год - вручную разводка для первого коммерческого процеесора.
Федерико Фаджин.

какую хошь задержку - такую и делали.
смотрим у выводов петли.

и так нихрена не понимаю что написано а ты ещё и ломаешь

ты как погроммист - описываешь, то что ты понял и радуешься, что ты это понимаешь.

Я за тебя рад, хвастун ты всё-таки, как ребёнок постоянно хвалишься - Мама, я смог.
Ну ладно.
пойду тоже спать.

Вы погроммисты - все одинаковые - наивные как дети.

У меня есть несколько халявных спартанов третих, 208-ногих. Под них работает нормальный современный софт. Могу поделиться.
А под ваш старенький чип работает только древний софт, с очень убогим и кривым синтезатором верилога, который поддерживает только древний не использующийся диалект верилога.

Ногодрыгалку вы сможете сделать. Но зачем себя насиловать древнейшим софтом?

Есть калибруемые управляемые задержки. Они могут имплементироваться только во входные или выходные цепи. Например, они нужны, чтобы выравнить фазы сигналов на быстрых шинах, приходящих извне, или уходящих наружу.

На картинке это IODELAY2.

Это сообщение отредактировал LordOfSteel - 2.08.2014 - 03:11

вот в первом же компиляторе, что я использовал 22 года назад, гарантровалось, что синхронные точки - будут синхронизированы под любой технологией производства микросхем.
Тогда это задавалось как в файле С.
при смене технологии производства или скорости работы микросхемы, компилятор автоматом после перекомпиляции напихает нужные задержки для разных геграфических мест микросхемы.
Это же верилог. Ничего не надо делать вручную. Всё поддерживается и проверяется компилятором.
Даже в Пикаде была степень до разводки, после которой он останавливался.
Где вы такие компиляторы безумные берёте?

Добавлено в 03:03
вообщем в очередной раз убеждаюсь,
что чем дальше, тем вовсе не умнее программы и разработки становятся, а только безумнее.
Простейшие раньше вещи, выполняются через ж... сложно.

В сумме чип делает тоже самое , что и раньше 30 лет назад, но только "умно, красиво, на западной технике и дорого"
Но не остроумно, а за счёт гигантских ресурсов.
Честно говоря, тьфу.

На спартане третем я бы не сделал такой функционал для радара, как на шестом спартане.

А лет двести назад вы бы были луддитом.
На картинке: начало 19 века. Луддиты херачат кувалдами ткацкий станок.

Добавлено в 03:42
Уважаемые ЯПовцы.
Кто-нибудь, напишите псто, как проектируют что-нибудь железное.
Например деталь для двигателя или сам двигатель. Или какую либо механическую передачу.
Интересно будет почитать. Выведем в топ.

Это сообщение отредактировал LordOfSteel - 2.08.2014 - 03:19

Эти петли не задержки! Прикиньте, длину этих петель, и на сколько задержится сигнал в этих петлях, при скорости распространения примерно со скоростью света. И сопоставьте с быстродействием 4004.
Эти петли это выходные mos транзисторы. Причем явно видно, что это два комплементарных транзистора push-pull. РMOS транзистор имеет большую площадь, чем NMOS транзистор - это из-за разной подвижности носителей основного заряда, электронов для NMOS и дырок для PMOS.

Кстати, на картинке я насчитал 17 выводов! 17, а не 16. Почему? Что за вывод, помеченый F.F. ? Это подложка?

Это сообщение отредактировал LordOfSteel - 2.08.2014 - 04:43

не только, есть еще и знаконеповторяющийся.

да никогда я в них не плавал, мантисса то фиксированной длины.

Вот щас вообще запутал.

А где проектировка микросхем??
Опять обман ((((

Самое интересное из всего этого — баги. Как вы их отлавливаете или доказываете, что их нет и не может быть?

Реальная задержка - 2 инвертора, например) да как угодно можно сделать.

Прямо моя работа) это не кусок прибора от спутника там лежит в корпусе?)

Баги спихивали на софтовых программеров
Типа, ПЛИС - это чистое железо и неправильно работать не может, а баги - это программеры криворукие виноваты!
Такие батлы случались!